CY7C1312KV18、CY7C1314KV18 和 CY7C1910KV18是 1.8 V 同步流水線 SRAM，配備 QDR II建筑學(xué)。QDR II 架構(gòu)由兩個獨(dú)立的端口組成：讀端口和寫端口來訪問內(nèi)存陣列。這讀端口有專門的數(shù)據(jù)輸出來支持讀操作并且寫端口有專門的數(shù)據(jù)輸入來支持寫操作。QDR II 架構(gòu)具有獨(dú)立的數(shù)據(jù)輸入和數(shù)據(jù)輸出以完全消除“周轉(zhuǎn)”的需要與普通 I/O 設(shè)備一起存在的數(shù)據(jù)總線。訪問每個端口是通過一個公共地址總線。讀取地址和寫地址在輸入的交替上升沿鎖存(K) 時鐘。對 QDR II 讀和寫端口的訪問是彼此完全獨(dú)立。最大化數(shù)據(jù)吞吐量，讀寫口均配備DDR接口。每個地址位置與兩個 8 位字 (CY7C1310KV18)、9 位字 (CY7C1910KV18)、18 位字 (CY7C1312KV18) 或 36 位字 (CY7C1314KV18)依次進(jìn)入或退出設(shè)備。因為數(shù)據(jù)可以在兩者的每個上升沿都傳入和傳出設(shè)備輸入時鐘（K 和 K 以及 C 和 C），內(nèi)存帶寬為通過消除總線最大限度地簡化系統(tǒng)設(shè)計周轉(zhuǎn)。